6月9日消息，基于台积电 3nM（N3E）工艺的 16G UCIe 2.5D 先进封装 IP 已实现流片，采用 3D 互连技术和硅中介层组合以提升带宽密度、降低功耗并降低延迟，满足对极高算力的应用需求。该 UCIe IP 为 Chiplet 脱离晶圆到晶圆通信提供开放标准，随着 AI/ML、移动、汽车、存储与网络等领域从单片集成转向系统级封装（SIP）Chiplet，裸片间通信的重要性持续提升。
当前正与多个客户开展合作，来自 N3E 测试芯片的流片进展顺利，相关 UCIe 先进封装 IP 已开始出货并进入实际使用阶段。这一经过预验证的解决方案有助于快速集成，显著节省客户的开发时间与精力。
UCIe PHY 与控制器的异构集成实现了对 Chiplet 解决方案的简化设计与重复使用。完整方案覆盖以下内容，并提供验证 IP（VIP）与 TLM 模型以加速集成：
UCIe 先进封装 PHY
专为实现 5Tbps/MM 以上 Die 边缘带宽密度而设计，在显著提升能效的同时实现更高吞吐，能够灵活嵌入到多种 2.5D 先进封装架构中，如硅中介层、硅桥、RDL 与扇出封装等。
UCIe 标准封装 PHY
帮助降低成本，同时维持高带宽与高能效。电路设计使客户在 BuMp pITch 范围下实现设计，从而最大化每毫米带宽并扩大覆盖范围。
UCIe 控制器
UCIe 控制器为软 IP 核，可在多种工艺节点进行综合，提供针对不同应用的多种选项，支持流、PCI Express®（PCIe®）与 CXL 协议。
UCIe 联盟支持各企业在标准和先进封装中设计 Chiplets。业界对 Cadence 实现先进封装测试芯片的流片里程碑表示祝贺，所使用的 die-to-die 互连基于 UCIe 1.0 规范。联盟主席指出，成员公司在 IP（扩展）和 VIP（测试）方面的进展是生态系统的重要组成部分，随着工作组的成果，开放行业标准的新 Chiplet 设计将持续进入市场，促进互操作性、兼容性与创新。
在 ChIPlet 系统解决方案领域持续保持前沿地位的同时，相关负责人表示，将继续推进不同封装架构中的多 Chiplet 应用的性能与能效。UCIe IP 作为连接桥梁，为大型系统级芯片提供开放的 Chiplet 互连方案，帮助推动制造工艺极限的实现。基于台积电 N3E 工艺的 UCIe 先进封装流片被视为向客户提供开放型 Chiplet 互连标准的重要里程碑与承诺。
该 16G UCIe 2.5D 先进封装 IP 也与总体智能系统设计战略相契合，支持 SoC 的卓越设计与系统级集成。
