IBM 联手西门子推进纳米堆叠晶体管，以虚拟建模打通 3D 芯片制造路径

据 IT之家 10 月 14 日报道，IBM 与西门子宣布开展新的研究合作，推进 IBM 今年早些时候公布的纳米堆叠（nanostack）晶体管架构。双方将结合半导体器件研发与电子设计自动化（EDA）、工艺仿真、光刻优化及先进制造软件能力，重点开发先进虚拟模型，在实际制造芯片之前评估性能、优化设计并处理制造难题。这项合作指向的是从三维器件研究走向可制造芯片的关键环节，而非宣布相关产品已经量产。

从平面缩小转向垂直堆叠

IBM 于今年 6 月首次发布纳米堆叠架构，并将其称为业界首个已知的三维纳米片设计。与在二维平面上继续压缩晶体管间距的路线不同，该架构通过垂直堆叠、错位排列晶体管，提高单位面积内可容纳的器件数量。

根据 IBM 披露的数据，在其所述的 7 埃（0.7 纳米）节点下，这一设计能够在指甲盖大小的面积内集成近 1000 亿个晶体管，密度约为 IBM 2021 年公布的 2nm 测试芯片的两倍。此外，不同堆叠层可以采用不同材料组合，为各层晶体管分别调整性能和功耗提供空间。

• 性能与能耗：IBM 此前研究显示，相比 2nm 节点，同等功耗下性能最高可提升 50%，或在同等性能下将功耗最高降低 70%。
• 存储微缩：IBM 在 VLSI 2026 研讨会上报告，纳米堆叠在 SRAM（静态随机存取存储器）上实现了 40% 的微缩改进。
• 研发方式：此次合作将利用虚拟模型，把器件设计、工艺条件和制造问题尽可能提前纳入评估。

需要注意，以上属于 IBM 公布的研究结果，不能直接等同于未来量产芯片的实际表现。产品最终能获得多少收益，还需要经过设计与制造环节验证。

影响解读：AI 芯片需要密度，也需要制造协同

对 AI 硬件而言，晶体管数量增加只是价值的一部分。算力扩张还受到能耗与数据访问效率约束，因此，纳米堆叠同时涉及逻辑器件能效和 SRAM 微缩，值得持续关注。来源指出，SRAM 方面的进展对 AI 工作负载所需的高带宽内存具有重要意义，但这并不意味着现有 AI 芯片的存储瓶颈已被解决。

西门子参与的意义，则在于让新器件架构与设计工具、工艺仿真及制造软件更早协同。三维堆叠不只是改变晶体管摆放方式，也要求设计与制造相互适配。通过在制造前开展建模与优化，双方希望更早识别问题，缩短新架构从研究成果走向生产的距离。

量产仍需要时间。IBM 此前表示，基于该技术的首批产品预计约需五年，才能由合作伙伴投入生产。因此，这次合作更适合被视为先进制程产业化的一步，而不是近期芯片升级的时间表。对关注 AI 算力基础设施的读者来说，后续值得观察的是：研究中的密度与能效优势，能否在可制造的芯片设计中得到兑现。