泛林集团提出 SA-CFET 晶体管架构：面向 1nm 以下，SRAM 单元面积较 N3 缩小 52.7%

据 IT之家 10 月 5 日消息，随着先进制程继续向 1nm 及以下节点推进，传统 GAA 纳米片晶体管在漏电、迁移率、寄生电阻和制造波动等方面正面临更高压力。当地时间 9 月 29 日，晶圆制造设备厂商泛林集团（Lam Research）提出一种自对准互补场效应晶体管（SA-CFET）架构，希望为 CMOS 晶体管在 10 Å（约 1nm）及以下节点的延续提供新的集成路径。来源显示，泛林集团通过 SEMulator3D 数字孪生工艺建模验证了该方案，建模结果中 6T SRAM 位单元面积为 0.0094 μm²，相比 N3 缩小 52.7%，相比 A7 CFET 设计缩小 19%。

从 GAA 到 CFET：先进制程的瓶颈正在改变

过去数代先进制程主要依赖晶体管结构和尺寸缩放提升密度。GAA 纳米片架构被视为 FinFET 之后的重要路线，但当节点继续向 1nm 及以下逼近，仅靠缩小有源区、栅极和金属互连间距会越来越困难。来源提到，栅极长度进一步缩短后，源漏隧穿可能导致漏电上升；沟道变薄又可能带来迁移率下降、表面散射增强和工艺难度提升。

与此同时，接触电阻、寄生电阻以及制造过程中的尺寸和位置偏差，也会在更小节点中被放大，进而影响良率。CFET 的思路是将 NMOS 和 PMOS 器件垂直堆叠，而不是继续在平面上并排放置，以在不完全依赖横向缩小的情况下提升晶体管密度。对于 AI 芯片、CPU、GPU 等高性能计算芯片而言，这类结构变化意味着未来算力提升可能更多来自三维器件集成和工艺协同优化，而不只是线宽数字的继续变小。

SA-CFET 的关键：把高难度套刻转为自对准工艺

泛林集团此次提出的 SA-CFET，核心在于三个自对准工艺模块：SA-BPR（自对准埋入式电源轨）、SA-CT（自对准触点）和 SA-TSV（自对准硅通孔）。这些模块的目标，是扩大边缘放置误差窗口，缓解 CFET 垂直堆叠结构中的接触拥挤问题，并降低对极高套刻精度的依赖。

该架构还采用非金属栅极切割设计，并通过中间介质隔离（MDI）实现功函数分离。来源显示，SA-CFET 方案保持与 N3 规范兼容，包括 42nm 接触栅极间距和 21nm 金属间距。这一点对产业化路线尤其关键：如果新架构能够尽量复用现有设计与工艺边界，导入成本和验证难度就有机会下降。

• SA-BPR：用于自对准埋入式电源轨，帮助改善供电与布局密度。
• SA-CT：用于自对准触点，降低接触区域拥挤带来的集成压力。
• SA-TSV：用于自对准硅通孔，服务于更复杂的三维互连网络。
• MDI：通过中间介质隔离实现功函数分离，避免部分复杂金属栅极分割需求。

数字孪生验证显示：SRAM 与逻辑单元均可构建

泛林集团 Semiverse Solutions 团队使用 SEMulator3D 对 SA-CFET 的工艺流程和器件结构进行了数字孪生建模。结果显示，该架构可用于构建 6T SRAM 单元，以及 NOT、NAND、NOR 等逻辑标准单元，并且不需要在单个鳍片内部进行金属栅极分割，从而有望简化部分工艺流程。

在存储密度方面，建模得到的 6T SRAM 位单元面积为 0.0094 μm²，较 N3 缩小 52.7%，较 A7 CFET 设计缩小 19%。SRAM 是现代处理器和 AI 加速器中极为关键的片上存储资源，面积缩小通常意味着缓存容量、芯片面积或功耗设计可以获得更多取舍空间。来源还提到，完整三维互连网络经过数字孪生仿真验证，可支持较复杂的单元内部布线；所有关键触点层具有至少 10nm 的套刻窗口，相关仿真中未出现开路或短路故障。

影响与解读：这是路线探索，不是量产宣告

从产业趋势看，SA-CFET 代表的是先进制程进入“结构创新+制造容差优化”阶段。对 AI 芯片行业而言，未来模型训练和推理所需的算力、带宽与能效，仍高度依赖半导体底层密度提升。若 CFET 及其自对准工艺最终成熟，将有助于延续逻辑芯片的密度提升，并为更高缓存密度、更复杂单元布线和更低功耗设计提供基础。

不过需要明确的是，泛林集团此次披露的结果来自数字孪生工艺建模和设计验证，并不意味着 SA-CFET 已进入量产。CFET 本身仍面临金属栅极隔离、接触拥挤、三维互连和制造良率等挑战。比利时微电子研究中心 imec 此前的路线图也将 CFET 视为延续摩尔定律的重要方向，并认为从 A7 逻辑节点开始行业可能转向相关晶体管架构。泛林集团的方案更像是在这一大方向下，尝试用自对准工艺提高可制造性的技术路径。

总体来看，SA-CFET 的意义不在于立即替代现有 GAA 工艺，而在于为 1nm 以下节点提供了一个更具工艺裕度的集成设想。随着先进制程越来越接近物理与制造边界，谁能同时解决器件结构、互连拥挤和良率控制问题，谁就更可能在下一代 AI 与高性能计算芯片竞争中占据底层优势。