英伟达下一代 GPU“Feynman”被曝转向台积电 A16：3D 小芯片、SoIC 与 CPO 成关键方向

据 IT之家 8 月 14 日援引中国台湾地区媒体《电子时报》报道，在 Vera Rubin 进入量产爬坡阶段之际，英伟达已经开始为更下一代 GPU 平台做准备。消息称，英伟达正将研发与供应链资源推进至代号为 “Feynman” 的下一代产品，相关平台预计采用台积电 2nm 制程升级版 A16 制程，并进一步导入 SoIC 3D 堆叠、定制 HBM 以及共封装光学 CPO 等技术。

从目前披露的信息看，Feynman 并非只是单纯的制程升级，而是围绕 AI 计算平台的封装、内存与互连方式进行系统性迭代。对于面向大模型训练、推理集群和数据中心的高端 GPU 来说，晶体管密度之外，芯片间通信、内存带宽、能耗与封装效率正变得同样关键。

从 Rubin 到 Feynman：英伟达迭代重点继续前移

来源显示，Vera Rubin 主要以多颗小芯片与高带宽内存 HBM 的整合为核心，而 Feynman 将进一步朝向 3D 小芯片、SoIC 小尺寸集成电路以及 CPO 共封装光学发展。这意味着英伟达下一阶段的 GPU 设计，可能会更强调立体堆叠和高速互连能力，而不仅是沿用平面封装下的多芯片组合。

在 AI 芯片领域，小芯片化已经成为提升复杂度和良率的重要路径。通过将大型 SoC 拆分成多个功能晶粒，再借助先进封装连接起来，厂商可以在计算、I/O、缓存、内存接口等模块之间做更灵活的组合。报道提到，台积电 SoIC 支持 Chip-on-Wafer（CoW）和 Wafer-on-Wafer（WoW）等方式，可通过晶粒垂直堆叠缩短信号传输距离，从而提升带宽、降低延迟与功耗。

• A16 制程：被视为台积电 2nm 制程的升级版本，消息称将用于 Feynman 平台。
• SoIC 3D 堆叠：通过垂直堆叠晶粒，改善芯片内部与芯片间通信效率。
• 定制 HBM：继续围绕 AI 工作负载对高带宽内存的需求进行强化。
• CPO 共封装光学：面向数据中心大规模互连，降低电信号传输瓶颈。

CPO 与 HBM：AI 集群瓶颈从算力延伸到互连

过去几代 AI 加速器竞争的焦点常被概括为算力与制程，但随着大模型训练规模扩大，瓶颈正在向内存墙、通信墙和能耗约束转移。HBM 负责为 GPU 提供高吞吐数据供给，而 CPO 则被认为有望在服务器、交换设备和加速器之间提供更高效的光互连方案。

如果 Feynman 平台如消息所称引入定制 HBM 与 CPO，其目标很可能是提升单芯片性能之外的系统级效率。对于大型 AI 数据中心而言，GPU 本身只是集群的一部分，节点内互连、机柜间通信、网络设备功耗都会影响总体训练效率。共封装光学把光学模块与计算或交换芯片更紧密地集成，理论上有助于降低高速互连中的功耗与延迟，但其量产、散热、可靠性和供应链成熟度仍是产业需要解决的问题。

影响解读：台积电先进制程与封装的战略地位继续上升

报道指出，英伟达已经是台积电先进制程工艺的最大客户。若 Feynman 确实选择 A16 并提高 SoIC 导入比例，将进一步强化台积电在 AI 芯片制造链条中的关键位置。AI GPU 的竞争不再只是芯片设计公司的竞争，也越来越依赖晶圆制造、先进封装、HBM 供应和高速互连生态的协同。

对中文科技产业读者而言，这一消息的看点在于：英伟达的产品路线正在把台积电新制程、新封装技术推向更快验证周期。先进节点与 3D 封装通常需要极高研发投入和产能调度能力，头部客户的明确需求有助于推动相关技术量产落地，也会影响上游设备、材料、封测与内存供应链的节奏。

不过，目前关于 Feynman 的信息仍属于业界消息层面，英伟达和台积电尚未在来源中披露更具体的规格、发布时间或量产安排。可以确定的是，随着 Rubin 进入量产爬坡，英伟达已经在为下一轮 AI 计算平台竞争提前布局，而 制程、3D 封装、HBM 与光互连 将成为观察后续高端 GPU 演进的核心关键词。