11月30日消息，摩尔定律依然在延续。根据日媒报道，受新冠病毒影响，近日日本ITF于11月18日在东京召开了在线发布会。
IMEC公司的首席执行官LUC Van den hOVe在会上发表了主题演讲，介绍了公司在研究领域的最新进展。他强调，通过与ASML的紧密合作，下一代高分辨率EUV光刻技术——高NA EUV光刻技术即将实现商业化。IMEC表示，未来将继续将工艺缩小至1nm及以下。
尽管包括日本在内的多家半导体企业纷纷宣布放弃工艺小型化，认为摩尔定律已走到尽头，或者由于成本过高而无利可图，但IMEC与ASML仍在积极开发EUV光刻技术，这对于超细工艺至关重要。
IMEC发布了逻辑器件的路线图，显示其可缩小至1nm及以下。
▲IMEC的逻辑器件小型化路线图
图中标注的PP代表多晶硅互连线的节距（nM），MP则为精细金属的布线节距（nM）。需要指出的是，过去的技术节点指的是最小加工尺寸或栅极长度，而现在只是“标签”，并不代表某一特定位置的物理长度。
在这里提到的结构和材料，例如BPR、CFET和使用二维材料的通道等，均已单独发布。
EUV的高NA对进一步的小型化至关重要
根据台积电和三星电子的介绍，从7nm工艺开始，部分工艺已推出NA=0.33的EUV光刻设备，而5nm工艺的频率也得到了提升。然而，对于2nm之后的超精细工艺，则需要更高的分辨率以及光刻设备的NA（NA=0.55）。
▲符合逻辑器件工艺小型化的EUV光刻系统技术路线图
IMEC透露，ASML已完成NXE:5000系列高NA EUV曝光系统的基本设计，预计将在2022年左右实现商业化。这一下一代系统由于其庞大的光学系统，将显得异常高大，可能会碰到传统洁净室的天花板。
▲当前EUV光刻系统（NA=0.33）（正面）与下一代高NA EUV光刻系统（NA=0.55）（背面）的尺寸比较。
ASML过去一直与IMEC紧密合作开发光刻技术，为了推进高NA EUV光刻工具的光刻工艺，IMEC园区内设立了新的“IMEC-ASML高NA EUV实验室”，以促进双方的共同开发，同时还计划与材料供应商合作，开发掩模和抗蚀剂。
Van den hOVe最后指出：“逻辑器件工艺的小型化旨在减少功耗、提升性能、缩小面积和降低成本，即通常所说的PPAC。除此之外，随着小型化技术向3nm、2nm、1.5nm，甚至超越1nm，达到亚1nm的目标，我们也将致力于实现环境友好、适合可持续发展的微处理器。”他表示将继续推动工艺小型化，并展现出强烈的热情。
▲强调PPAC-E，在传统PPAC的基础上增加了E（环境）的工艺小型化。
